설명이 좀 길어서 이해가 잘 안가시는 분들이 있어서 PCIe Slot을 보이면서 간단하게

설명해 보겠습니다.

(이것이 이해되면 다음 예정인 "4 slot/4 채널 그래픽 카드 장착 가능" 에서 한 업체의

 마더보드 제품을 예를 들어 글을 올려 보겠습니다)

 

 

 

 

 

그림 1. PCIe 3.0 lane의 분기 및 Slot 할당

 

 

  그림 1. 과 저번 글에서 설명한 것처럼 CPU 내부 CFG 레지스터 설정값에 따라 사용자가

PCIe 3.0 x16 lane의 분기를 (사실 CPU는 언제나 16 lane을 호출하나, 사용자가 CFG 레지스터

값을 이용하여 분기로직을 구현해야 함) 어떻게 해석하여 3 Slot(각 slot에 x16 커넥터가

장착되어 있음)에  표 2. 처럼 구현 하는지를 알아보겠습니다.

 

 

(1) Signle 채널 모드 ( CFG[6], CFG[5] => [1, 1] )

 

  표 1.에서 CFG[6], CFG[5] 값이 [1,1] 이면 표 2.에서 보듯이 Slot #1 에만 x16 신호를

공급하여 16개의 lane 전체를 하나의 카드가 독점하는 Single 채널 그래픽카드 모드를

사용할 수 있다.

 

  아래 그림 2.는 이것을 구현하는 블록도 인데, 좀전에 설명했듯이 CPU는 언제나 16 lane을

호출하며, 그 호출하는 lane의 의미는 표 1.을 적용하여 그림 2. 처럼 마더보드상에 구현을

해줘야 한다.

  그림 2.에서 SW1의 In/Out path를 결정하는 sel 입력단자에 CFG[6]=1, CFG[5]=1

이 AND 로직을 거쳐 "1" 이 입력되어 SW1의 경로가 In->outB 로 형성되어 Slot #1에만

16개의 Lane이 전부 공급되어 표 2. 처럼 Single 채널 모드가 되는 것이다.

 

 

 

그림 2. PCIe 3.0 lane 분기구현 블록도

 

 

 

(2) Dual 채널 모드 ( CFG[6], CFG[5] => [1, 0] )

 

  표 1.에서 CFG[6], CFG[5] 값이 [1,0] 이면 그림 2.에서 SW1의 In/Out path를 결정하는

sel 입력단자는, AND 동작 후에, "0" 이 입력되어 SW1의 경로가 In->outA 로 형성되고

8개 (8~15 lane) 신호는 다음 단계인 Slot #2 단으로 전달됩니다.

 

  다음 단으로 전송된 신호 8개 (8~15 lane) 중 4개 (하위 8~11 lane)신호는 Slot #2로 우선

연결시키고 나머지 4개 (상위 12~15 lane)는 SW2 In 으로 연결 시킨다.

 

  여기서 SW2의 경로는 sel 입력단자에, OR 동작 후에, "1" 이 입력되어 SW2는

In->outB Path를 형성하여 SW2 In에 입력된 상위(12~15) lane은 outB를 통해 Slot #2로

8개(8~15 lane) 신호 모두가 공급되는 결과를 낳고, Slot #3로는 공급을 하진 않는다.

 

  결국 [Slot #1, Slot #2, Slot #3 => x8, x8, N/A] 이 되어 표 2. 와 같이 Dual 채널 모드가 된다.

 

 

(3) Triple 채널 모드 ( CFG[6], CFG[5] => [0, 0] )

 

  (2)에서 설명한 SW2의 sel 입력단에 이번에는, (CFG[6]=0) OR (CFG[5]=0), "0" 이

입력되어 SW2의 In으로 입력된 4개(12~15 lane) 신호는 In->outA Path를 통해 Slot #2가

아닌 Slot #3로 전송되어, [Slot #1, Slot #2, Slot #3 => x8, x4, x4] Triple 채널 모드가 된다.

 

  이상으로 간략하게 설명을 하였는데 더 자세한 것은 본인의 마더보드 설명서나 업체에

문의하면 궁금한 점을 해소 할 수 있으리라 본다.

 

감사합니다.

 

참조) Intel 7th generation processor family datasheet