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링크 https://pc.watch.impress.co.jp/docs/news/event/1171755.html

1.jpg

 

모바일 DRAM의 전송 속도(왼쪽)과 전압/소비 전력(오른쪽)의 변화

 

세계 최대 DRAM 제조사인 삼성은 차세대 모바일 DRAM 규격인 LPDDR5을 준수하는 DRAM 칩을 개발하고, 7.5Gbps의 매우 높은 전송 속도를 달성했음을 미국 샌프란시스코에서 개최된 ISSCC 2019에서 발표했습니다.

 

LPDDR4는 기존의 모바일 DRAM인 LPDDR4X, LPDDR4보다 훨씬 빠릅니다. 기존의 LPDDR4는 3.2Gbps, 그 개선형인 LPDDR4X가 4.266Gbps인데 LPDDR%는 6.4Gbps입니다. LPDDR4의 2배, LPDDR4X의 1.5배 속도입니다. 그리고 이건 반도체 표준단체인 JEDEC이 책정한 성능입니다. DRAM 칩은 이보다 더 빨라야 합니다. 이번에 표준 규격인 6.4Gbps를 넘는 7.5Gbps를 증명함으로서 실제 출시되는 LPDDR5 메모리에서도 6.4Gbps를 달성할 가능성이 매우 높아졌습니다. 

 

전송 속도를 높이면 우선 소비 전력이 늘어납니다. 소비 전력은 클럭(전송 속도)에 비례하기 때문입니다. 동작 클럭이 1.5~2배가 되면 소비 전력 역시 1.5~2배가 됩니다. 이론적으로는요. 이를 억제하는 가장 간단한 방법은 전압을 낮추는 겁니다. 전압을 0.8배로 줄이면 소비 전력은 0.64배로 줄어듭니다.

 

모바일 DRAM의 전압은 코어(VDD/VDD2)와 입출력(VDDQ)의 두 가지가 있습니다. LPDDR4는 VDD2가 1.1V, VDDQ이 1.1V이었습니다. 그보다 개선된 버전의 LPDD4X는 VDD2는 1.1V를 유지하면서 VDDQ을 0.6V로 낮춰 전력 소모를 18% 줄였습니다. 그리고 LPDDR5는 VDD2을 1.05V로, VDDQ를 0.5V로 낮춰 LPDDR4X보다 소비 전력을 30% 낮추는 걸 목표로 합니다.

 

 

1Xnm의 미세 공정으로 46제곱mm의 작은 8Gbit 다이를 개발

 

이번에 개발한 LPDDR5 다이는 제조 기술 1Xnm. 저장 용량 8Gbit, 실리콘 다이 면적은 45.9제곱mm로 매우 작습니다. 전압은 VDD가 1.8V, VDD2가 1.05V와 0.95V, VDDQ가 0.5V(또는 0.3V)입니다. 

 

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메모리 셀 어레이는 최대 16개의 메모리 뱅크로 구성합니다. 데이터 전송 속도에 따라 3가지로 나뉘는데, 4개의 뱅크가 하나의 그룹을 구성해 4개의 뱅크 그룹을 만들면 전송 속도 3.2Gbps가 넘습니다. 16개의 메모리 뱅크 전체를 묶으면 3.2Gbps 이하입니다. 그리고 8개의 메모리 뱅크 구성은 전송 속도에 제한이 없어 속도를 자유로이 바꿀 수 있습니다. 

 

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테스트 결과 VDD2가 1.05V일때 7.5Gbps, 0.97V는 6.4Gbps의 속도가 나왔습니다.

 

 


신호의 품질을 유지하는 클럭과 터미네이터 기술

 

LPDDR5 메모리에서 도입한 5개의 핵심 기술을 강연해서 소개했습니다. 2개는 속도, 3개는 전력 절감입니다. 속도를 높이면 신호 품질이 떨어집니다. 신호 파형의 왜곡이 커지고 데이터 읽기/쓰기 동작의 여유가 줄어듭니다. 소비 전력은 작동 전력과 대기 전력을 모두 낮춰야 합니다. 

 

속도는 WCK 클러킹과 NT-ODT의 두 가지 핵심 기술을 도입했습니다. WCK 클럭은 그래픽용 DRAM인 GDDR5 메모리와 GDDR6 메모리에서 도입한 기술로, WCK/WCKB라는 고속 클럭 신호를 데이터 입/출력 타이밍 제어에 씁니다. 명령 신호와 주소 신호의 티아밍 제어는 기존대로 CK/CKB를 씁니다. 

 

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LPDDR5는 데이터 입출력 시 3.2GHz의 빠른 WCK 클럭으로 메모리 컨트롤러와 DRAM을 연결합니다. WCK 클럭 버퍼에서 데이터 입출력 버퍼까지의 거리는 LPDDR4X의 CK 클럭 버퍼에서 데이터 입출력 버퍼까지의 거리보다 많이 짧습니다. 그 결과 PSIJ(Power Supply noise Induced Jitter)가 44% 줄어들어 클럭에 여유가 생겼습니다.

 

GDDR5/GDDR6 메모리는 항상 WCK 클럭을 입력합니다. 그러면 대기 상태의 소비 전력이 늘어납니다. LPDDR5는 데이터 입출력 시에만 WCK 클럭만 입력하고 다른 때인 WCK 클럭을 멈춥니다. 또 명령/주소 신호의 CK 클럭은 LPDDR4의 1.6GHz에서 절반인 0.8GHz로 줄여 대기 전력을 줄였습니다.

 

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NT-ODT는 DRAM 패키지의 입출력 패드를 공유하는 2개의 다이 중, 동작하지 않는 다이를 끄는 기술입니다. LPDDR5 패키지는 최소 2개의 다이로 구성됩니다. 이번에 개발한 다이는 8Gbit니까 이거 2개를 패키징하면 16Gbit의 용량이 나옵니다.

 

데이터 읽기/쓰기 과정 중 패키지의 입출력 패드를 공유하는데, 데이터 액세스 대상이 아닌 다이에서 반사된 신호는 노이즈가 됩니다. 이를 막기 위해 NT-ODT를 실행합니다. 6.4Gbps로 동작에서 비교한 결과 0.40UI(Unit Interval)가 0.53UI로 늘었습니다.

 

 

 

전원 전압과 클럭 스케일링으로 소비 전력 절감 

 

소비 전력을 줄이기 위해서 DVFS(Dynamic Voltage Frequency Scaling), Write-X, DSM(Deep Sleep Mode)의 3가지를 도입했습니다.

 

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DVFS(Dynamic Voltage Frequency Scaling)는 동작 클럭에 따라 전원 전압을 제어하고 전력 소비량을 최적화하는 기술입니다. 삼성은 모바일 DRAM이 실제 사용 시 최대 속도를 필요로 하는 경우가 많지 않다고 지적했습니다. LPDDR4 SDRAM은 최고 3.2Gbps지만 실제로는 800Mbps~1.6Gbps로 쓰는 경우가 많다네요.

 

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그래서 LPDDR5 메모리는 데이터 전송 속도가 낮을​​때 전압을 낮춰 소비 전력을 줄입니다. 메모리를 코어, 데이터 경로, 구동 드라이버로 도메인을 나눠 관리합니다. 데이터 경로의 전원 전압(VDD2H)은 보통 1.05V인데 전송 속도 1.6Gbps 이하면 0.9V(VDD2L)로 내립니다. 입출력 드라이버(VDDQ)는 0.5V가 일반적이나 전송 속도 3.2Gbps 이하에선 0.3V로 낮춥니다. DVFS의 도입 결과 3.2Gbps의 속도에서 읽기 전력은 8%, 쓰기 전력은 9% 줄었습니다.

 

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그리고 Write-X가 있습니다. 명령어의 이름이죠. 이 명령을 쓰면 데이터를 DRAM 외부에서 가져오지 않아도 논리 값 '낮음'이나 0에 해당되는 값을 자동으로 씁니다. 그래서 쓰기 전력이 줄어듭니다. 전송 속도 4.22gBps에서 소비 전력은 58% 줄어듭니다.

 

DSM(Deep Sleep Mode)은 LPDDR4X SDRAM의 대기 상태 저전력 모드인 SR-PD(Self Refresh Power-Down)의 개선판입니다. SR-PD에서 셀프 리프레시 간격은 일정하나, DSM은 그 간격을 자동으로 조절하고, 내부 전압 회로의 작동을 멈춰 누설 전류를 낮춥니다. DSM은 LPDDR4X SR-PD 모드보다 대기 상태의 소비 전력을 25% 줄였다고 합니다.

 


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