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링크 https://www.anandtech.com/show/16028/bet...tes-for-n5

TSMC가 테크놀러지 심포지엄에서 발표한 내용들입니다. 7nm, 5nm, 3nm 공정의 개발 상황에 대해 밝혔네요.


N5(5nm) 공정에선 EUV의 적용 범위를 넓힙니다. N7(7nm)와 비교하면 공정이 1세대 정도 발전한 수준이라고 합니다. N5가 N7 기반이지만 개선 효과가 꽤 큰가 보네요. 동일 전력에서 15%의 성능 향상, 동일 성능에서 30%의 소비 전력 절감이 가능하며, 트랜지스터 밀도는 1.8배 커집니다. 또 수율 개선 상황도 N7보다 나은 편이라고 합니다. 

 

Manufacturing Excellence.mkv_snapshot_00.50_[2020.08.25_14.16.06]_575px.jpg

 

https://www.anandtech.com/show/16035/tsmc-expects-5nm-to-be-11-of-2020-wafer-production-sub-16nm

5nm는 2020년 웨이퍼 생산량의 11%를 차지합니다. 16nm 공정보다는 많지 않으나 그래도 대량 생산에 들어갔다는 데 의미가 있습니다. 

 

고성능 프로세서를 위한 N5P도 개발 중입니다. 이건 2021년에 나오며 N5보다 성능이 5% 높거나 소비 전력이 10% 낮습니다. 

 

N5와 같은 5nm 공정인 N4도 있습니다. 여기선 마스크 레이어를 줄입니다. 2021년 4분기에 시험 생산에 들어가 2022년에 양산합니다. 

 

N3은 3nm입니다. 2021년에 시험 생산에 들어가 2022년 하반기에 양산합니다. N3은 N5에서 완전한 1세대 개선(풀 노드), N5보다 10~15%의 성능 향상이나 25~30%의 소비 전력 절감, 1.7배의 트랜지스터 밀도 향상이 있습니다. N3에서도 FinFET는 유지되며 SRAM 밀도는 1.2배, 아날로그 로직 밀도는 1.1배가 됩니다. 

 

또 N12E가 있습니다. IoT, 모바일, 엣지 디바이스 등의 저전력 제품을 위한 12nm 기반 공정입니다.

 

Advanced Packaging Technology Leadership.mkv_snapshot_14.32_[2020.08.25_14.14.21]_575px.jpg

 

CoWoS 패키징 기술도 발전시켜 나갑니다. 더 큰 로직 다이와 더 많은 HBM 메모리를 적층할 수 있습니다. 2033년에는 4배 크기의 인터포저가 가능해집니다. 

https://www.anandtech.com/show/16036/2023-interposers-tsmc-hints-at-2000mm2-12x-hbm-in-one-package

 

Advanced Packaging Technology Leadership.mkv_snapshot_11.38_[2020.08.25_14.14.11]_575px.jpg

 

TSMC의 EMIB 기술은 LSI(Local Si Interconnect)입니다. 웨이퍼에서 실리콘 다이를 잘라내 캐리어 웨이퍼 위에 배치하고, 거기에 구리 RDL 같은 구조를 씌워 캐리어 기판을 완성합니다. 칩 사이의 통신을 위해 연결 층을 따로 구축합니다. 기존 방식보다 높은 대역폭이 특징.

https://www.anandtech.com/show/16031/tsmcs-version-of-emib-lsi-3dfabric

 

Advanced Packaging Technology Leadership.mkv_snapshot_07.44_[2020.08.25_14.13.48]_575px.jpg

 

적층에선 12-High 3D 스택을 도입합니다. 각각의 레이어 사이에서 통신을 위한 tSV를 뚫어두고, 각각의 층은 서로 다른 로직이 들어갈 수 있습니다. I/O, SRAM 기타 등등. 두께는 600미크론, 각 레이어의 두께는 50미크론이 채 되지 않습니다.

https://www.anandtech.com/show/16026/tsmc-teases-12-high-3d-stacked-silicon


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