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관련링크 : https://pc.watch.impress.co.jp/docs/colu...56692.html 

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메모리 스루 홀, 혹은 펀치 앤 플러그 기술의 개요. 도시바가 2017년 5월에 국제 메모리 워크샵 IMW의 튜토리얼에서 강연한 자료.

 

벨기에의 연구 개발 기관인 imec을 비롯한 연구팀은 초 대용량 비휘발성 메모리 제조 기술인 3D 낸드를 강 유전체 메모리에 적용해 메모리 셀을 제작한 성과를 IEDM 국제 학회에서 발표했습니다.

 

 

2013년부터 양산을 시작한 3D 낸드 플래시 기술 

 

이 연구는 두 가지 상황을 깔고 있습니다. 하나는 플래시 메모리 제조 기술의 혁신으로, 3D 낸드 기술이 등장해 상업적인 성공을 거뒀다는 겁니다. 3D 낸드 플래시 기술을 사용한 메모리의 양산은 2013년에 시작, 2016년에는 낸드 플래시 메모리의 주력 양산 기술로서의 지위에 올라섰습니다.

 

여기서 3D 낸드 기술이란 실리콘 다이 표면에 수직 방향으로 쌓은 메모리 셀을 한번에 제조하는 기술입니다. 메모리 스루 홀, 혹은 펀치 앤 플러그라고도 부릅니다.

 

중요한 건 제조 공정입니다. 제어 게이트(워드 라인)과 절연막을 교대로 쌓아 트랜지스터의 채널에 해당하는 길쭉한 구멍 (메모리 스루 홀)의 배열을 한번에 형성합니다. 메모리 스루 홀의 수는 1개 웨이퍼 전체에서 몇 조 개에 달합니다. 메모리 스루 홀 내벽에 전하를 포획하는 절연 층(실리콘 질화막)을 균일하게 증착하고 구멍의 나머지를 다결정 실리콘 채널에 포함시킵니다. 이렇게 하면 64단을 비롯해 수많은 워드라인 층 수를 갖춘 방대한 양의 셀 스트링을 빠르게 만들 수 있습니다. 

 

 

10nm 두께로 강유전성을 유지하는 재료가 2011년에 발견 


또 다른 배경은 10nm까지 얇게 줄여도 강 유전성을 유지하는 박막 재료의 발견입니다. 하프늄 산화물 박막을 특별하게 가공하면 강유전체로 변화한다는 사실이 2011년 IEDM 학회에서 발표됐습니다. 2016년 IEDM에서 독일 NaMLab과 글로벌 파운드리는 28nm CMOS 기술의 64Kbit 강유전체 비휘발성 메모리를 개발한다고 발표했습니다.  

 

강 유전체의 하프늄 산화물을 사용한 비 휘발성 메모리 셀은 주로 두 가지가 있습니다. 하나는 DRAM 셀과 유사한 구조로 개의 셀 선택 트랜지스터와 1개의 강유전체 캐패시터로 구성됩니다. 다른 하나는 플래시 메모리 셀 트랜지스터와 마찬가지로 1개의 트랜지스터(강 유전체 트랜지스터, 또는 FeFET)가 셀 선택과 데이터 저장을 겸하는 방법입니다. 당연히 두번째  방법의 기억 밀도가 높습니다.

 

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글로벌 파운드리와 NaMLab이 개발한 강 유전체 트랜지스터(FeFET)의 전자 현미경 관찰 사진

 

 

메모리 스루 홀 기술로 초 고밀도 강 유전체 메모리를 구현


여기에서 imec가 고안한 방법이 강 유전체 트랜지스터(FeFET)의 셀 어레이를 3D 낸드 플래시 메모리 스루 홀 기술로 제조하는 것입니다. 2017년 6월 VLSI 심포지엄에서 imec가 발표한 구성으로, 플래시 메모리와 이론적으로 같으며 저장 밀도가 크게 늘어납니다. 

 

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imec가 발표한 FeFET 셀 어레이를 3D 낸드 플래시 메모리 스루 홀 기술로 제조한 이미지. 차지 트랩 방식의 3D 낸드 플래시 메모리 셀과 매우 닮은 구조입니다. 

 

FeFET는 제어 게이트(워드 라인)과 게이트 절연막(강 유전체 박막과 얇은 산화 질화막), 채널(기판)으로 구성됩니다. 이에 비해 3D 낸드 플래시 메모리의 셀 트랜지스터는 제어 게이트(워드 라인)과 게이트 절연막(차지 트랩 질화막과 산화막), 채널 (기판)로 구성되며, 셀 트랜지스터의 구조가 매우 비슷합니다. 

 

따라서 3D 낸드 플래시 메모리의 셀 트랜지스터 게이트 절연막 부분을 강 유전체 박막으로 대체하면, '이론적으로는' 3D 낸드 타입의 대용량 강유전체 비 휘발성 메모리를 실현할 수 있습니다. DRAM은 물론이고 3D 크로스 포인트 구조의 대용량 비휘발성 메모리의 용량과 밀도도 넘어서는 게 가능합니다. 강 유전체 메모리 특성상 재기록 속도도 플래시 메모리보다 높습니다.

 

 

3층 게이트에 메모리 스루 홀을 형성

 

2018년 12월 IEDM 학회에서 imec는 3D 낸드 기술(메모리 스루 홀 기술)로 제조한 강 유전체 셀 어레이를 만들어 비휘발성 메모리로서 동작함을 확인하고, 장기 신뢰성과 평가 결과를 발표했습니다. 셀 어레이는 3층의 게이트 층으로 구성되니 트랜지스터의 수는 3개입니다. 그러나 최상층/최하층의 게이트 층은 셀렉트 게이트라서 실제로 데이터를 읽고 쓰는 건 중앙 게이트의 셀 트랜지스터입니다.

 

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3D 낸드 기술(메모리 스루 홀 기술)로 제조된 강 유전체 셀 트랜지스터의 구조도(중앙 및 오른쪽)과 제조 공정(왼쪽)

 

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메모리 스루 홀과 셀 트랜지스터의 단면을 전자 현미경(TEM)으로 관찰한 사진.

 

셀 트랜지스터의 채널 길이는 약 50nm, 강유전체 재료인 이산화 하프늄(HfO2)의 두께는 15nm입니다. 채널의 재료는 n형 비정질 실리콘. 메모리 스루 홀 직경은 70nm~100nm. 셀 트랜지스터의 온 전류는 약 1μA, 오프 전류는 몇 pA입니다. 

 

 

10V, 100ns의 전압 펄스를 인가해 기록/삭제를 확인

 

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데이터의 쓰기 동작과 삭제 동작은 극성이 서로 다른 10V의 펄스 전압(펄스 폭 100ns)를 인가해 실행합니다. 게이트 전압의 차이는 최대 2V 정도입니다. 프로토타입이라 그런가 쓰기/삭제 특성이 아주 좋다고는 하지 못합니다.

 

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10사이클 리프레시를 반복하자 게이트 전압 차이가 상당히 커졌습니다. 삭제 이후 게이트 전압의 편차를 다소 줄었으나 그래도 1V 정도 차이납니다. 쓰기 동작 후에는 게이트 전압 차이가 4V까지 벌어졌습니다.

 

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재기록 특성(내구성)은 1만번까지 확인했습니다. 이 역시 우수하다고 말하긴 어렵습니다. 쓰기 작업은 게이트 전압이 먼저 떨어져 격차가 생기고, 10~100회에서 게이트 전압이 가장 줄어들어 격차가 가장 크게 벌어집니다. 이후에는 게이트 전압이 급상승합니다. 삭제 동작은 게이트 전압이 비교적 안정적으로 변화합니다. 

 

쓰기 동작의 특성이 그리 좋지 않은 이유는 이산화 하프늄 박막의 강 유전체 특성, 이산화 하프늄 박막 내부의 결함에 의한 전하 포획 때문입니다. 추가 실험 결과 이산화 하프늄 박막 내부의 결함이 전자를 포획해, 셀 트랜지스터의 게이트 전압에 영향을 준다고 나타났습니다.

 

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고온에서 데이터를 유지했을 때의 특성(데이터 보존)은 온도 85℃ 조건에서 100시간까지 확인됐습니다. 삭제 시 게이트 전압은 안정되지만, 쓰기 동작 시 게이트 전압은 100시간이 지났을 때 상당 수준 올랐습니다. 이산화 하프늄 막의 결함에 포획된 전자가 열에너지를 얻고 방출되며 게이트 전압에 영향을 줬을 가능성이 있습니다. 

 

3D 낸드 플래시 메모리에서 개발된 독특한 제조 기술(메모리 스루 홀과 펀치 앤 플러그)는 이론적으로 다른 비휘발성 메모리에도 쓸 수 있습니다. 즉 플래시 메모리 이외의 비휘발성 메모리에서 기억 밀도를 높일 기회를 제공한다고 보면 됩니다. 그 첫번째 연구 사례가 강유전체 메모리와의 조합입니다.

 

물론 초기 단계에선 좋은 결과가 나오지 않았으나 이는 당연하다고 볼 수 있습니다. 강유전체 메모리의 연구 과정을 돌이켜보면 오히려 시작 치고는 괜찮은 수준이라 보입니다. 강유전체 메모리 개발의 노하우와 3D 낸드 플래시 제조의 노하우가 본격적으로 융합하면 성능이 크게 개선될 것입니다.  

 

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