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출처 : https://pc.watch.impress.co.jp/docs/news/event/1156926.html 

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2층 금속 배선(M2)과 4층 금속 배선(M4) 사이에 기억 소자인 자기 터널 접합(MTJ)을 형성, 그 단면을 전자 현미경으로 관찰 한 사진

 

인텔은 22nm 세대의 저전력 로직 공정인 22FFL (FinFET Low Power)에 넣을 MRAM (자기 저항 메모리) 기술을 개발하고, 그 내용을 IEDM에서 발표했습니다. 

 

프로세서와 SoC 등의 로직 프로세스에 비휘발성 메모리를 넣어 제조하는, 임베디드 비휘발성 메모리를 갖춘 마이크로 프로세서, 마이크로 컨트롤러, SoC는 이미 많습니다. 가장 많이 쓰는 임베디드 비휘발성 메모리는 NOR 플래시 메모리입니다. 마이크로 컨트롤러(MCU) 제품군은 NOR 플래시 메모리를 넣는 플래시 마이크로 컨트롤러가 대세입니다. 

 

그러나 임베디드 플래시 메모리는 제조 공정을 미세화하기 어렵다는 문제가 있습니다. 현재는 대체로 40nm 세대에서 28nm 세대까지가 플래시 메모리를 넣는 한계라고 합니다. 그래서 공정 미세화가 가능하며 임베디드 플래시를 대체할 비휘발성 메모리가 활발히 개발 중이며, 그 후보가 MRAM입니다. 

 

임베디드 MRAM 기술은 5nm 세대까지 로직이 미세화해도 쓸 수 있다고 기대됩니다. 임베디드 MRAM 기술의 기억 소자 인 자기 터널 접합(MTJ)은 다층 금속 배선 공정 도중에 만들기에 트랜지스터 기술과 독립된다는 큰 장점이 있습니다. 구체적으로는 대량의 평면형 트랜지스터, FD SOI 트랜지스터, FinFET에도 대응할 수 있습니다. 

 

그래서 실리콘 파운드리 대기업인 TSMC, 글로벌 파운드리, 삼성 전자는 국제 학회에서 임베디드 MRAM 기술과 매크로(메모리 셀 어레이)를 발표했습니다. 인텔의 이번 발표는 파운드리 기업에 뒤이은 것이며, 목적도 다른 회사와 똑같이 임베디드 플래시의 대체입니다.

 

 

7.2Mbit 매크로를 만들었으나 실리콘 사진은 공개 안함

 

인텔은 임베디드 MRAM 기술로 용량 7.2Mbit의 매크로를 만들었다고 발표했습니다. 그러나 매크로 실리콘 사진은 논문에만 넣었고 강연에선 공개하지 않았습니다. 인텔은 내년 2월의 ISSCC에서도 임베디드 MRAM 기술을 발표할 예정이기에 실리콘 사진은 그때 공개할지도 모르겠습니다. 7.2Mbit 매크로의 실리콘 면적 수치 역시 공개하지 않았습니다.

 

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메모리 셀의 구성은 1개의 셀 선택 트랜지스터(T)와 1개의 자기 저항 메모리 소자(R)로 구성된 1T1R 방식으로 지극히 전통적인 구성입니다. 메모리 셀의 크기는 216×225nm, 메모리 셀 면적은 0.0486제곱μm입니다. 과거에 삼성전자가 국제 학회에서 발표했던, 28nm 벌크 CMOS 기술의 임베디드 MRAM은 셀 면적이 0.0364제곱μm였으니 인텔의 MRAM 셀은 꽤 커 보입니다.

 

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기억 소자인 자기 터널 접합 (MTJ)의 크기(CD)는 60nm~80nm입니다. 2층 금속 배선(M2)과 4층 금속 배선(M4) 사이에 MTJ를 배치했습니다.



1,000만번의 재기록 사이클, 고온에서 10년의 데이터 보존을 달성

 

메모리 셀의 장기 안정성은 매우 우수합니다. 재기록 수명은 불량률이 10의 -6승(1ppm)이라는 조건에서 천만번의 재기록 사이클을 확인했습니다. 오류 정정 회로를 넣을 예정이기에 임베디드 플래시의 대안으로 쓰긴 충분해 보입니다. 또 7.2Mbit의 매크로 128bit 오류 정정 부호를 더해 3비트 오류를 대비했습니다. 3비트 오류 정정은 매우 대단한 일입니다.

 

데이터 저장 기간은 불량률이 10의 5승(10ppm)일 때 10년이며 그 온도는 210도로 매우 높았습니다. 이 역시 매우 좋은 값입니다. 산업용은 물론 자동차에 써도 될만한 품질입니다.

 

리플로우 솔더링(실리콘 다이를 패키지에 넣고, 보드 어셈블리때 진행하는 납땜 공정)을 상정한 고온에서도 불량률 상승은 허용 범위(오류 정정 회로에서 수정 가능한 범위)에 안착했습니다. 

 

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양산에서 한가지 문제는 장기 신뢰성보다는 생산 수율입니다. 특히 자기 터널 접합(MTJ)에서 터널 절연막(산화 마그네슘 재료)에 단락 불량이 발생, 수율에 악영향을 주고 있습니다. 발표에선 12개월 동안 단락 불량의 비트 불량을 낮춰 나가는 노력을 설명했습니다. 

 

2017년엔 비트 불량률이 10의 마이너스 4승을 넘었으나, 최근에는 -5승으로 떨어졌습니다. 목표는 -6승으로 아직 더 개선되야 합니다.   

 

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