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Flash Memory Summit장으로 사용된 샌타 클래라 컨벤션 센터.8월 8일 새벽(현지 시간)필자가 촬영

메모리 셀 배열을 입체 적층화(3차원화) 하면서 기억 밀도를 높이는 3D NAND플래시 기술이 기억 용량 확대의 계단을 급격히 뛰어 올랐다.

NAND플래시 메모리와 SSD(Solid State Drive)에 관한 세계 최대의 이벤트(강연회 겸 전시회)에서 2016년 8월 8일~10일 미국 캘리포니아 주 산타 크라에서 개최되고 있다"Flash Memory Summit(FMS)"에서는 Samsung Electronics, 도시바, Western Digital, Micron Techology의 대형 벤더들이 키노트 연설에서 대용량 3D NAND플래시 기술의 최신 개발 성과를 어필했다.

Samsung은 제5세대 기술"V5"에서 1Tbit의 대용량 실리콘을 발표

3D NAND플래시 메모리의 톱 벤더는 Samsung Electronics이다.Samsung은 지난해(2016년)의 FMS까지 요즘은 거의 매년 키노트 강연에 등단했고 새로운 세대의 3D NAND플래시 기술과 그 기술로 대용량화, 또 새로운 세대의 3D NAND플래시 메모리를 탑재한 초대용량 SSD를 선 보임으로써 청중의 갈채를 받아 왔다.

예를 들어 재작년(2015년)의 FMS에서는 전년도 2배의 기억 용량을 실현한 제3세대의 3D NAND기술"V3"과 256Gbit의 실리콘 다이, 15.36TB의 2.5인치 SSD를 선 보였다.그리고 지난해(2016년)의 FMS에서는 다시 2배의 기억 용량을 실현한 제4세대의 3D NAND기술"V4"와 512Gbit의 실리콘 다이라, 32TB의 2.5인치 SSD를 발표했다.

재작년(2015년)8월 FMS키노트 강연에서 Samsung Electronics가 펼친 제3세대의 3D NAND기술"V3"에 의한 256Gbit의 대용량 실리콘 다이라, 15.36TB의 대용량 2.5인치 SSD

지난해(2016년)8월 FMS전시회에서 Samsung Electronics가 참고 출품한 32TB의 대용량 2.5인치 SSD

그런데 올해(2017년)의 FMS의 키노트 연설은 전년의 2배라는 하이 페이스는 유지했지만 다소 주춤했다 같은 선물이었다.제5세대의 3D NAND기술"V5"를 발표했는데 개발 성과물이 구체성이 부족했다.

강연에서는 앞 세대의 "V4"와 비교해서 기억 용량을 더 2배로 늘린 1Tbit의 실리콘 다이라, 기억 용량을 4배로 늘린 128TB와 초々 대용량의 2.5인치 SSD를 "V5"기술

하지만 배々 게임처럼 새로운 개발 성과가 매년 선 보이겠다는 것도 다소 특이한 것이므로 속도가 차분한 셈이다.

제5세대의 3D NAND기술"V5"에 의한 1Tbit의 실리콘 다이라, 2.5인치의 128TB SSD의 이미지. SSD에서는 32장의 실리콘 다이를 적층 한 4TB의 패키지를 프린트 기판에 탑재한다.32개의 패키지를 프린트 기판에 장착하여 128TB을 실현할 수 있다며※올해 FMS키노트 강연에서 Samsung Electronics가 제시한 슬라이드에서

Samsung Electronics의 3D NAND기술 세대.Samsung은 자사의 3D NAND기술을 "V-NAND기술"이라고 부른다(이 회사의 공개 자료를 바탕으로 필자가 정리한 것

도시바는 6월에 96층의 초고층 기술과 QLC에 따른 고밀도화 기술을 공표

도시바는 FMS의 전시회를 의식하고 개최의 약 1개월 전에 중요한 2개의 개발 성과를 보도 기관 용으로 공표했다.2017년 6월 28일의 일이다.

1개는 단어 전류선의 적층 수를 96층과 초고층화한 3D NAND기술로 동사에 있어서는 제4세대(명칭은 "BiCS4")에 해당한다.이"BiCS4"기술로 256Gbit의 실리콘 다이를 시작했다.

256Gbit이라는 기억 용량은 64층의 기존 기술"BiCS3"로 시작한 최대 용량 512Gbit의 절반에서 꽤 작다.실리콘 다이 면적의 절감, 즉 제조 비용 절감을 노린 것으로 보인다.

다만 8월 FMS키노트 강연에서는 96층에서 "BiCS4"기술에 의한 실리콘 다이의 기억 용량을 512Gbit과 공표했다.

96층과 초고층화한 3D NAND기술"BiCS4"에서 512Gbit의 실리콘 다이를 시작(올해 FMS키노트 연설에서 도시바가 제시한 슬라이드에서

도시바-Western Digital연합 3D NAND기술 세대.이 연합은 3D NAND기술을 "BiCS(빅스)"이라고 부른다(도시바 및 Western Digital의 공개 자료를 바탕으로 필자가 정리한 것

벌써 1개는 1개의 메모리 셀에 4bit의 데이터를 기억하고"QLC(quadruple level cell)"기술을 채용한 3D NAND플래시 메모리이다.

도시바는 재작년(2015년)의 FMS키노트 연설에서 3D NAND기술에서는 평면형에 비해서 메모리 셀의 축적 전하량이 크므로 QLC방식의 적용이 용이하게 되면 지적했다.기존 평면형(2D)NAND플래시 기술에서는 미세화에 의해서 축적 전하량이 적어지고 16단계에 전하량을 제어하는 QLC방식의 적용은 어렵다고 알려졌다.

도시바가 2015년 FMS키노트 강연에서 나타낸 슬라이드. 왼쪽이 평면형(2D)NAND플래시 메모리 셀의 전하량(상대치). 오른쪽이 3D NAND플래시 메모리 셀의 전하량(상대치).3D NAND플래시는 QLC셀에서도 평면형 MLC 셀(15nm기술)의 1.5배의 전하량을 축적 가능하다며

그리고"BiCS3"의 64층 3D NAND기술과 QLC메모리 셀 기술을 조합함으로써 768Gbit과 기억 용량이 큰 실리콘 다이를 시작했다.6월 초부터 샘플을 SSD컨트롤러 업체와 SSD벤더 등에 제공한다.

QLC방식의 메모리 셀 기술을 도입한 3D NAND기술로 768Gbit의 실리콘 다이라, 16장의 실리콘 다이를 적층 한 1.5TB의 패키지(칩)을 실현※올해 FMS키노트 연설에서 도시바가 제시한 슬라이드에서

Western Digital도 96층의 3D NAND기술과 QLC방식의 다이를 FMS에서 발표

Western Digital은 도시바와 NAND플래시 메모리의 개발과 제조에서 파트너십을 맺고 있다.또 HDD의 최대 벤더도 있다.

FMS에서 Western Digital은 도시바와는 별로 키노트 강연을 실시하고 NAND플래시 메모리 개발 성과를 보였다.이라고 해도 그 내용은 기본적으로 도시바와 같다.

즉, 96층의 고밀도 3D NAND플래시 기술과 1개의 메모리 셀에 4bit의 자료를 기억하는 고밀도 메모리 셀 기술(Western Digital은 "X4"이라 함)이다.

96층의 고밀도 3D NAND플래시 기술에서는 512Gbit의 실리콘 다이를 제조한 것과 같은 512Gbit의 기억 용량으로 기존 세대의 64층 기술에 비해서 96층 기술에서는 실리콘 다이 면적을 35%가량 삭감했다고 말했다.

3D NAND플래시 기술에 관한 2개의 개발 성과.96층의 "BiCS4"기술과 4bit/ 셀 "X4"기술이다※2017년 FMS키노트 연설에서 Western Digital이 제시한 슬라이드에서

96층의 3D NAND기술"BiCS4". 단어 전류선의 적층 수를 기존 세대의 3D NAND기술"BiCS3"에 비해서 1.5배로 늘렸다.이 기술"BiCS4"에서 실리콘 다이당 1Tbit 초대형 용량을 노릴 수 있다며※2017년 FMS키노트 연설에서 Western Digital이 제시한 슬라이드에서

4bit/ 셀 고밀도 메모리 셀 기술"X4". 64층 3D NAND플래시에 도입함으로써 768Gbit과 거대한 기억 용량을 갖춘 실리콘 다이를 실현했다. 왼쪽 그림은 메모리 셀 배열 구조도. 중앙은 메모리 셀 구조도.오른쪽은 메모리 셀의 문턱 전압을 16단계로 제어한 결과※2017년 FMS키노트 연설에서 Western Digital이 제시한 슬라이드에서

Micron은 64층의 TLC NAND에서 높은 기억 밀도의 실리콘을 어필

Micron Technology는 Intel과 NAND플래시 메모리의 개발과 제조에서 파트너십을 맺고 있다.이번 FMS에서는 Micron만이 NAND플래시 메모리의 개발 상황을 키노트 강연에서 소개했다.

Intel-Micron연합 3D NAND플래시 기술은 단어 전류선 적층 수 차이로 32층 제1세대와 64층의 제2세대로 나뉜다.32층 제1세대는 이미 제품화가 완료됐고, 256Gbit의 실리콘과 384Gbit의 실리콘이 생산되고 있다.

64층의 제2세대는 당초 국제 학회에서 768Gbit와 대용량의 실리콘을 시작했다. 그러나 그 후는 실리콘 다이 면적의 작은 512Gbit제품과 256Gbit제품을 제품화하는 방법에 움직이고 있다.예를 들면 256Gbit제품의 실리콘 다이 면적은 59제곱 mm로 DRAM실리콘 다이라 비슷한 크기밖에 없다.

Intel-Micron연합의 제2세대 3D NAND플래시 기술은 기억 밀도가 약 4.3Gbit/제곱 mm와 64층 3D NAND플래시로서는 경쟁사보다 높다.

이 큰 이유는 "CMOS Under Array(CUA)"라고 부르며 CMOS주변 회로를 메모리 셀 배열 직하에 배치하는 레이아웃을 채용한 것이다.이 기술은 제1세대에서 채용되고 있다.

현재 Intel-Micron연합은 제3세대라고 불러3D NAND플래시 기술을 개발 중이다. 제3세대에서는 실리콘 웨이퍼당으로 환산한 기억 용량이 제2세대의 1.4배 이상으로 늘어난다며.자세한 내용은 아직 공개하지 않고 있다.

Intel-Micron Technology연합 3D NAND기술 세대.들의 공개 자료를 바탕으로 필자가 정리한 것

Micron Technology의 3D NAND플래시 개발 상황. 제2세대 64층품 양산을 본격적으로 시작한다. 또 2017년 말까지 제3세대 생산을 시작한다. 4bit/ 셀(QLC)품에 대해서는 시장 요구에 응하고 고려한다.이 회사가 2017년 2월 애널리스트 대상 설명회에서 발표한 강연 슬라이드에서

제2세대 64층 3D NAND플래시 기술로 만든 256Gbit의 실리콘 다이라, 메모리 셀 배열 단면 구조 관찰 사진.이 회사가 2017년 2월 애널리스트 대상 설명회에서 발표한 강연 슬라이드에서

NAND플래시 메모리의 진화에 의해서 HDD를 교체하는 것을 Micron는 이번 FMS키노트 연설에서 어필했다. 평면형 NAND플래시에서 15K HDD를 생산 정지로 몰아붙이고 TLC의 3D NAND플래시에서 10K HDD를 바꾸어 왔다고 설명.앞으로는 QLC의 3D NAND플래시에서 7.2K의 니어 라인 HDD의 치환에 도전하겠다고 한다

제2세대 64층 3D NAND플래시 기술로 512Gbit의 고밀도 실리콘 다이를 개발했다.이번 FMS키노트 연설에서 Micron이 발표한 슬라이드에서

1번의 에칭으로 수직인 공을 열 수 있는 층수가 관건

이번 FMS에서는 3D NAND플래시 메모리에 관한 큰 움직임이 2가지이다.

1개는 단어 전류선의 적층 수가 지금까지 64층부터 1.5배의 96층으로 단숨에 늘어난 것이다. 게다가 3D NAND플래시 메모리용 에칭 장치의 최대 기업인 Lam Research가 FMS의 강연에서 말한 내용을 보면 96층 분의 채널 홀(구멍)을 단 1회 부식에 의해서 형성되고 있다.이는 대단한 일이다.

Lam Research가 FMS의 강연에서 나타낸 슬라이드.90층을 넘는 단어 전류선을 적층 한 다층 박막에 에칭으로 수직인 공을 열고 있다

기존 채널 홀을 형성할 층 수에는 한계가 있는 것으로 알려졌다.예를 들면 64층이 한계라고 한다면, 64층의 채널 홀을 형성한 스택을 2개 쌓는 것으로 128층의 단어 전류선 적층을 실현할 생각되고 있었다.

다만 2개의 스택을 쌓는 방법은 위치 맞추기와 하체의 스택에 대한 열적 영향 등 여러 과제가 있다. 그러므로 가능하면, 1번의 에칭으로 가급적 많은 층수에 수직인 공을 열고 싶어.1번의 에칭으로 96층이 가능한 것으로, 제조 장치 메이커에서 나타난 의의는 크다.

QLC방식으로 다치화 기술의 극치를 지향하는

벌써 1개의 큰 움직임은 QLC(4bit/ 셀)방식의 채용이다.재작년(2015년)의 FMS로 도시바가 QLC방식의 가능성을 언급한 때에는, 추종하는 움직임은 보이지 않았다.

그런데 올해 FMS에서는, 도시바-Wesntern Digital연합의 외에 Samsung Electronics와 Intel-Micron연합이 각각 QLC기술 개발에 본격적으로 임하고 있는 것이 밝혀졌다.Samsung은 1Tbit의 실리콘 다이, 도시바-Wesntern Digital연합은 768Gbit의 실리콘 다이를 QLC방식으로 제조했다.

3D NAND플래시 대형의 QLC기술(FMS2017개최 시점).들의 공개 자료를 바탕으로 필자가 정리한 것

TLC방식에서는 문턱 전압을 8가지로 제어했다. 이에 QLC에서는 문턱 전압을 16가지로 제어해야 한다.단순 계산에서는 인접하는 문턱 전압의 간격은 절반으로 줄어든다.

바꾸어 말하면, 글(프로그램)의 문턱 전압을 기존 2배 정도(2분의 1의 편차)으로 제어해야 한다. 그리고 적은 문턱 전압을 2배 정도로 유지해야 한다. 당연히, TLC방식보다 많은 불량 비트가 발생하는 것은 불가피하다.거기에서 오류 정정(ECC)기술이 더욱 중요한다.

QLC방식에서는 ECC의 강화는 당연하고 글 동작과 읽기 동작에서의 디지털 신호 처리 기술 강화도 필수이다.도시바는 FMS키노트 연설에서 기계 학습(기계 학습)을 도입한 디지털 신호 처리 기술을 QLC 3D NAND탑재 SSD를 실현하는 요소 기술의 1개로 꼽혔다.

QLC방식의 3D NAND플래시를 탑재한 SSD를 실현하는 요소 기술.이번 FMS키노트 강연의 도시바의 슬라이드에서

1장의 실리콘 다이에서 1Tbit(1,024Gbit)을 넘는 기억 용량, 즉 128GB이상을 실현하는 요소 기술은 96층의 3D NAND플래시와 QLC방식의 다치화 기술을 조합하는 것이다. 전자는 3차원 적층의 극한, 후자는 다치화의 극한이다.어려움도 극한 것이다.

그러나 실현 가능성은 이미 보이고 있다."거의 모든 스토리지가 3D NAND플래시 메모리가 된다".이런 시대를 눈앞에 두고 있음을 실감했다.

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